CPU write access to the Flash configuration registers can be enabled only by executing the EALLOW instruction.
Flash ๊ตฌ์ฑ ๋ ์ง์คํฐ์ ๋ํ CPU ์ฐ๊ธฐ ์ก์ธ์ค๋ EALLOW ๋ช ๋ น์ ์คํํด์ผ๋ง ํ์ฑํํ ์ ์์ต๋๋ค.
Write access is disabled when the EDIS instruction is executed. This protects the registers from spurious accesses. Read access is always available.
EDIS ๋ช ๋ น์ด ์คํ๋๋ฉด ์ฐ๊ธฐ ์ก์ธ์ค๊ฐ ๋นํ์ฑํ๋ฉ๋๋ค. ์ด๋ ์คํจ๋ฆฌ์ด์ค ์ก์ธ์ค๋ก๋ถํฐ ๋ ์ง์คํฐ๋ฅผ ๋ณดํธํฉ๋๋ค. ์ฝ๊ธฐ ์ก์ธ์ค๋ ํญ์ ์ฌ์ฉ ๊ฐ๋ฅํฉ๋๋ค.
The registers can be accessed through the JTAG port without the need to execute EALLOW. See Section 1.5.2 for information on EALLOW protection. These registers support both 16-bit and 32-bit accesses.
EALLOW๋ฅผ ์คํํ ํ์ ์์ด JTAG ํฌํธ๋ฅผ ํตํด ๋ ์ง์คํฐ์ ์ก์ธ์คํ ์ ์์ต๋๋ค. EALLOW ๋ณดํธ์ ๋ํ ์ ๋ณด๋ ์น์ 1.5.2๋ฅผ ์ฐธ์กฐํ์ญ์์ค. ์ด๋ฌํ ๋ ์ง์คํฐ๋ 16๋นํธ ๋ฐ 32๋นํธ ์ก์ธ์ค๋ฅผ ๋ชจ๋ ์ง์ํฉ๋๋ค.
๋ฆฌ์
์ EALLOW ๋นํธ๋ ํด์ ๋์ด EALLOW ๋ณดํธ๋ฅผ ํ์ฑํํฉ๋๋ค.
๋ณดํธ๋๋ ๋์ CPU์ ์ํ ๋ณดํธ๋ ๋ ์ง์คํฐ์ ๋ํ ๋ชจ๋ ์ฐ๊ธฐ๋ ๋ฌด์๋๋ฉฐ CPU ์ฝ๊ธฐ, JTAG ์ฝ๊ธฐ ๋ฐ JTAG ์ฐ๊ธฐ๋ง ํ์ฉ๋ฉ๋๋ค. ์ด ๋นํธ๊ฐ ์ค์ ๋๋ฉด EALLOW ๋ช
๋ น์ ์คํํ์ฌ CPU๊ฐ ๋ณดํธ๋ ๋ ์ง์คํฐ์ ์์ ๋กญ๊ฒ ์ธ ์ ์์ต๋๋ค.
๋ ์ง์คํฐ๋ฅผ ์์ ํ ํ EDI ๋ช
๋ น์ ์คํํ์ฌ EALLOW ๋นํธ๋ฅผ ์ง์ฐ๋ฉด ๋ ์ง์คํฐ๋ฅผ ๋ค์ ํ ๋ฒ ๋ณดํธํ ์ ์์ต๋๋ค.
'Embedded HW & FW > TI (C2000...)' ์นดํ ๊ณ ๋ฆฌ์ ๋ค๋ฅธ ๊ธ
[TI] TMS320F28069 ๋ก SPI EEPROM ์ฐ๊ณ ์ฝ๊ธฐ (0) | 2023.02.24 |
---|---|
[TI] SCI (UART) ์ธ๋ถํด๋ญ ์ฌ์ฉ์ BAUD RATE ์ธํ (1) | 2023.02.24 |
[TI] UART (SCI) ์ฝ์ ์ฐ๊ฒฐํ์ฌ ์ฌ์ฉํ๊ธฐ (0) | 2023.02.20 |
[TI][CCS] ํ๋ก๊ทธ๋จ ๋ค์ด๋ก๋ ๋ฐฉ๋ฒ (0) | 2023.02.02 |
[TI][CCS] ๊ธฐ์กด ํ๋ก์ ํธ ํ์ผ ๊ฐ์ ธ์์ ์ด์๋๋ฐ (0) | 2023.01.19 |
์ต๊ทผ๋๊ธ