CPU write access to the Flash configuration registers can be enabled only by executing the EALLOW instruction. 

Flash ๊ตฌ์„ฑ ๋ ˆ์ง€์Šคํ„ฐ์— ๋Œ€ํ•œ CPU ์“ฐ๊ธฐ ์•ก์„ธ์Šค๋Š” EALLOW ๋ช…๋ น์„ ์‹คํ–‰ํ•ด์•ผ๋งŒ ํ™œ์„ฑํ™”ํ•  ์ˆ˜ ์žˆ์Šต๋‹ˆ๋‹ค.



Write access is disabled when the EDIS instruction is executed. This protects the registers from spurious accesses. Read access is always available.

EDIS ๋ช…๋ น์ด ์‹คํ–‰๋˜๋ฉด ์“ฐ๊ธฐ ์•ก์„ธ์Šค๊ฐ€ ๋น„ํ™œ์„ฑํ™”๋ฉ๋‹ˆ๋‹ค. ์ด๋Š” ์Šคํ“จ๋ฆฌ์–ด์Šค ์•ก์„ธ์Šค๋กœ๋ถ€ํ„ฐ ๋ ˆ์ง€์Šคํ„ฐ๋ฅผ ๋ณดํ˜ธํ•ฉ๋‹ˆ๋‹ค. ์ฝ๊ธฐ ์•ก์„ธ์Šค๋Š” ํ•ญ์ƒ ์‚ฌ์šฉ ๊ฐ€๋Šฅํ•ฉ๋‹ˆ๋‹ค.



The registers can be accessed through the JTAG port without the need to execute EALLOW. See Section 1.5.2 for information on EALLOW protection. These registers support both 16-bit and 32-bit accesses.

EALLOW๋ฅผ ์‹คํ–‰ํ•  ํ•„์š” ์—†์ด JTAG ํฌํŠธ๋ฅผ ํ†ตํ•ด ๋ ˆ์ง€์Šคํ„ฐ์— ์•ก์„ธ์Šคํ•  ์ˆ˜ ์žˆ์Šต๋‹ˆ๋‹ค. EALLOW ๋ณดํ˜ธ์— ๋Œ€ํ•œ ์ •๋ณด๋Š” ์„น์…˜ 1.5.2๋ฅผ ์ฐธ์กฐํ•˜์‹ญ์‹œ์˜ค. ์ด๋Ÿฌํ•œ ๋ ˆ์ง€์Šคํ„ฐ๋Š” 16๋น„ํŠธ ๋ฐ 32๋น„ํŠธ ์•ก์„ธ์Šค๋ฅผ ๋ชจ๋‘ ์ง€์›ํ•ฉ๋‹ˆ๋‹ค.

๋ฆฌ์…‹ ์‹œ EALLOW ๋น„ํŠธ๋Š” ํ•ด์ œ๋˜์–ด EALLOW ๋ณดํ˜ธ๋ฅผ ํ™œ์„ฑํ™”ํ•ฉ๋‹ˆ๋‹ค.

๋ณดํ˜ธ๋˜๋Š” ๋™์•ˆ CPU์— ์˜ํ•œ ๋ณดํ˜ธ๋œ ๋ ˆ์ง€์Šคํ„ฐ์— ๋Œ€ํ•œ ๋ชจ๋“  ์“ฐ๊ธฐ๋Š” ๋ฌด์‹œ๋˜๋ฉฐ CPU ์ฝ๊ธฐ, JTAG ์ฝ๊ธฐ ๋ฐ JTAG ์“ฐ๊ธฐ๋งŒ ํ—ˆ์šฉ๋ฉ๋‹ˆ๋‹ค. ์ด ๋น„ํŠธ๊ฐ€ ์„ค์ •๋˜๋ฉด EALLOW ๋ช…๋ น์„ ์‹คํ–‰ํ•˜์—ฌ CPU๊ฐ€ ๋ณดํ˜ธ๋œ ๋ ˆ์ง€์Šคํ„ฐ์— ์ž์œ ๋กญ๊ฒŒ ์“ธ ์ˆ˜ ์žˆ์Šต๋‹ˆ๋‹ค.

๋ ˆ์ง€์Šคํ„ฐ๋ฅผ ์ˆ˜์ •ํ•œ ํ›„ EDI ๋ช…๋ น์„ ์‹คํ–‰ํ•˜์—ฌ EALLOW ๋น„ํŠธ๋ฅผ ์ง€์šฐ๋ฉด ๋ ˆ์ง€์Šคํ„ฐ๋ฅผ ๋‹ค์‹œ ํ•œ ๋ฒˆ ๋ณดํ˜ธํ•  ์ˆ˜ ์žˆ์Šต๋‹ˆ๋‹ค.

 

๋ฐ˜์‘ํ˜•
  • ๋„ค์ด๋ฒ„ ๋ธ”๋Ÿฌ๊ทธ ๊ณต์œ ํ•˜๊ธฐ
  • ๋„ค์ด๋ฒ„ ๋ฐด๋“œ์— ๊ณต์œ ํ•˜๊ธฐ
  • ํŽ˜์ด์Šค๋ถ ๊ณต์œ ํ•˜๊ธฐ
  • ์นด์นด์˜ค์Šคํ† ๋ฆฌ ๊ณต์œ ํ•˜๊ธฐ

"์ด ํฌ์ŠคํŒ…์€ ์ฟ ํŒก ํŒŒํŠธ๋„ˆ์Šค ํ™œ๋™์˜ ์ผํ™˜์œผ๋กœ, ์ด์— ๋”ฐ๋ฅธ ์ผ์ •์•ก์˜ ์ˆ˜์ˆ˜๋ฃŒ๋ฅผ ์ œ๊ณต๋ฐ›์Šต๋‹ˆ๋‹ค."